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// Copyright     :  Copyright (C) 2020, Hisilicon Technologies Co. Ltd.
// File name     :  stliq_reg_offset.h
// Project line  :  Platform And Key Technologies Development
// Department    :  CAD Development Department
// Author        :  xxx
// Version       :  1.0
// Date          :  2020/3/24
// Description   :  The description of xxx project
// Others        :  Generated automatically by nManager V5.1
// History       :  xxx 2020/03/24 22:17:57 Create file
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#ifndef STLIQ_REG_OFFSET_H
#define STLIQ_REG_OFFSET_H

/* QU_STLIQ_CSR Base address of Module's Register */
#define CSR_QU_STLIQ_CSR_BASE (0xC000)

/* **************************************************************************** */
/*                      QU_STLIQ_CSR Registers' Definitions                            */
/* **************************************************************************** */

#define CSR_QU_STLIQ_CSR_QU_VERSIONS_REG (CSR_QU_STLIQ_CSR_BASE + 0x0) /* 版本寄存器 */
#define CSR_QU_STLIQ_CSR_STLIQ_MODE_REG (CSR_QU_STLIQ_CSR_BASE + 0x4)  /* 模式配置寄存器 */
#define CSR_QU_STLIQ_CSR_STLIQ_CNTX_TIMOUT_WATERMARK_REG \
    (CSR_QU_STLIQ_CSR_BASE + 0x8)                                            /* QUERY EOP时，等待EOP到来的超时水线 */
#define CSR_QU_STLIQ_CSR_STLIQ_LTR_WEIGHT_REG (CSR_QU_STLIQ_CSR_BASE + 0xC)  /* LB/TX/RX的权重配置寄存器 */
#define CSR_QU_STLIQ_CSR_STLIQ_LFP_WEIGHT_REG (CSR_QU_STLIQ_CSR_BASE + 0x10) /* STLQRY/STFQRY/PEQ的权重配置寄存器 */
#define CSR_QU_STLIQ_CSR_STLIQ_DPTH_TH_REG \
    (CSR_QU_STLIQ_CSR_BASE + 0x14) /* 通告微码当前IQ的深度状态的阈值配置注意：所有IQ队列共享阈值。 */
#define CSR_QU_STLIQ_CSR_STLIQ_TX_NDROP_EN0_REG (CSR_QU_STLIQ_CSR_BASE + 0x18)    /* 源主机侧报文丢弃使能配置 */
#define CSR_QU_STLIQ_CSR_STLIQ_TX_NDROP_EN1_REG (CSR_QU_STLIQ_CSR_BASE + 0x1C)    /* 源主机侧报文丢弃使能配置 */
#define CSR_QU_STLIQ_CSR_STLIQ_TX_NDROP_EN2_REG (CSR_QU_STLIQ_CSR_BASE + 0x20)    /* 源主机侧报文丢弃使能配置 */
#define CSR_QU_STLIQ_CSR_STLIQ_TX_NDROP_EN3_REG (CSR_QU_STLIQ_CSR_BASE + 0x24)    /* 源主机侧报文丢弃使能配置 */
#define CSR_QU_STLIQ_CSR_STLIQ_RX_NDROP_EN0_REG (CSR_QU_STLIQ_CSR_BASE + 0x28)    /* 源网络侧报文丢弃使能配置 */
#define CSR_QU_STLIQ_CSR_STLIQ_RX_NDROP_EN1_REG (CSR_QU_STLIQ_CSR_BASE + 0x2C)    /* 源网络侧报文丢弃使能配置 */
#define CSR_QU_STLIQ_CSR_STLIQ_RX_NDROP_EN2_REG (CSR_QU_STLIQ_CSR_BASE + 0x30)    /* 源网络侧报文丢弃使能配置 */
#define CSR_QU_STLIQ_CSR_STLIQ_RX_NDROP_EN3_REG (CSR_QU_STLIQ_CSR_BASE + 0x34)    /* 源网络侧报文丢弃使能配置 */
#define CSR_QU_STLIQ_CSR_STLIQ_TMR_SRC_REG (CSR_QU_STLIQ_CSR_BASE + 0x38)         /* stateless timer的源信息 */
#define CSR_QU_STLIQ_CSR_STLIQ_SFIFO_AF0_REG (CSR_QU_STLIQ_CSR_BASE + 0x3C)       /* FIFO几乎满水线配置 */
#define CSR_QU_STLIQ_CSR_STLIQ_SFIFO_AF1_REG (CSR_QU_STLIQ_CSR_BASE + 0x40)       /* FIFO几乎满水线配置 */
#define CSR_QU_STLIQ_CSR_STLIQ_SFIFO_AF2_REG (CSR_QU_STLIQ_CSR_BASE + 0x44)       /* FIFO几乎满水线配置 */
#define CSR_QU_STLIQ_CSR_STLIQ_MEM_INIT_DONE_REG (CSR_QU_STLIQ_CSR_BASE + 0x48)   /* 表项初始化完成 */
#define CSR_QU_STLIQ_CSR_STLIQ_TX_DROP_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x4C)     /* 源主机侧报文丢弃次数 */
#define CSR_QU_STLIQ_CSR_STLIQ_RX_DROP_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x50)     /* 源网络侧报文丢弃次数 */
#define CSR_QU_STLIQ_CSR_STLIQ_TX_SOP_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x54)      /* 保留 */
#define CSR_QU_STLIQ_CSR_STLIQ_RX_SOP_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x58)      /* 源网络侧报文SOP次数 */
#define CSR_QU_STLIQ_CSR_STLIQ_TX_EOP_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x5C)      /* 源主机侧报文EOP次数 */
#define CSR_QU_STLIQ_CSR_STLIQ_RX_EOP_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x60)      /* 源网络侧报文EOP次数 */
#define CSR_QU_STLIQ_CSR_STLIQ_LB_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x64)          /* STL微码逻辑环回报文次数 */
#define CSR_QU_STLIQ_CSR_STLIQ_QRY_STL_REQ_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x68) /* stl微码QRY的请求次数 */
#define CSR_QU_STLIQ_CSR_STLIQ_QRY_STF_REQ_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x6C) /* stf微码QRY的请求次数 */
#define CSR_QU_STLIQ_CSR_STLIQ_QRY_STL_RSP_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x70) /* stl微码QRY的响应次数 */
#define CSR_QU_STLIQ_CSR_STLIQ_QRY_STF_RSP_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x74) /* stf微码QRY的响应次数 */
#define CSR_QU_STLIQ_CSR_STLIQ_INT_VECTOR_REG (CSR_QU_STLIQ_CSR_BASE + 0x78)      /* 中断向量 */
#define CSR_QU_STLIQ_CSR_STLIQ_INT_REG (CSR_QU_STLIQ_CSR_BASE + 0x7C)             /* 中断状态 */
#define CSR_QU_STLIQ_CSR_STLIQ_INT_EN_REG (CSR_QU_STLIQ_CSR_BASE + 0x80)          /* 中断屏蔽 */
#define CSR_QU_STLIQ_CSR_STLIQ_INT0_STICKY_REG (CSR_QU_STLIQ_CSR_BASE + 0x84)     /* 中断0的sticky信息 */
#define CSR_QU_STLIQ_CSR_STLIQ_INT1_STICKY_REG (CSR_QU_STLIQ_CSR_BASE + 0x88)     /* 中断1的sticky信息 */
#define CSR_QU_STLIQ_CSR_STLIQ_INT2_STICKY_REG (CSR_QU_STLIQ_CSR_BASE + 0x8C)     /* 中断2的sticky信息 */
#define CSR_QU_STLIQ_CSR_STLIQ_INT3_STICKY_REG (CSR_QU_STLIQ_CSR_BASE + 0x90)     /* 中断3的sticky信息 */
#define CSR_QU_STLIQ_CSR_STLIQ_INT4_STICKY_REG (CSR_QU_STLIQ_CSR_BASE + 0x94)     /* 中断4的sticky信息 */
#define CSR_QU_STLIQ_CSR_STLIQ_INDRECT_CTRL_REG (CSR_QU_STLIQ_CSR_BASE + 0x98)    /* STLIQ间接寻址控制寄存器 */
#define CSR_QU_STLIQ_CSR_STLIQ_INDRECT_TIMEOUT_REG (CSR_QU_STLIQ_CSR_BASE + 0x9C) /* IQ间接寻址Timeout水线配置 */
#define CSR_QU_STLIQ_CSR_STLIQ_INDRECT_DAT0_REG \
    (CSR_QU_STLIQ_CSR_BASE + 0xA0) /* IQ memory indirect access write data or read data. */
#define CSR_QU_STLIQ_CSR_STLIQ_INDRECT_DAT1_REG \
    (CSR_QU_STLIQ_CSR_BASE + 0xA4) /* IQ memory indirect access write data or read data. */
#define CSR_QU_STLIQ_CSR_STLIQ_INDRECT_DAT2_REG \
    (CSR_QU_STLIQ_CSR_BASE + 0xA8) /* IQ memory indirect access write data or read data. */
#define CSR_QU_STLIQ_CSR_STLIQ_INDRECT_DAT3_REG \
    (CSR_QU_STLIQ_CSR_BASE + 0xAC) /* IQ memory indirect access write data or read data. */
#define CSR_QU_STLIQ_CSR_STLIQ_SFIFO_FILL0_REG (CSR_QU_STLIQ_CSR_BASE + 0xB0)      /* FIFO内数据个数 */
#define CSR_QU_STLIQ_CSR_STLIQ_SFIFO_FILL1_REG (CSR_QU_STLIQ_CSR_BASE + 0xB4)      /* FIFO内数据个数 */
#define CSR_QU_STLIQ_CSR_STLIQ_SFIFO_FILL2_REG (CSR_QU_STLIQ_CSR_BASE + 0xB8)      /* FIFO内数据个数 */
#define CSR_QU_STLIQ_CSR_STLIQ_MEM_ECC_1BIT_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0xBC) /* STLIQ内部RAM发生1BIT ECC的次数 \
                                                                                    */
#define CSR_QU_STLIQ_CSR_STLIQ_LATENCY_CFG_REG (CSR_QU_STLIQ_CSR_BASE + 0xC0)      /* stliq的时延采样DFX配置 */
#define CSR_QU_STLIQ_CSR_STLIQ_LATENCY_STA_REG (CSR_QU_STLIQ_CSR_BASE + 0xC4)      /* stliq的时延采样DFX状态 */
#define CSR_QU_STLIQ_CSR_STLIQ_SAMPLE_TMR_REG (CSR_QU_STLIQ_CSR_BASE + 0xC8)       /* stliq的时延采样DFX时间 */
#define CSR_QU_STLIQ_CSR_STLIQ_BP_STA_REG (CSR_QU_STLIQ_CSR_BASE + 0xCC)           /* STLIQ的外围接口反压状态 */
#define CSR_QU_STLIQ_CSR_STLIQ_ICB0_STA_REG (CSR_QU_STLIQ_CSR_BASE + 0xD0)         /* STLIQ预扣PRM资源接口的反压状态 */
#define CSR_QU_STLIQ_CSR_STLIQ_ICB1_STA_REG (CSR_QU_STLIQ_CSR_BASE + 0xD4)         /* STLIQ预扣PRM资源接口的反压状态 */
#define CSR_QU_STLIQ_CSR_STLIQ_TO_OQ_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0xD8)        /* STLIQ发往OQ的报文个数 */
#define CSR_QU_STLIQ_CSR_STLIQ_TO_STLFQ_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0xDC)     /* STLIQ发往FQ的报文个数 */
#define CSR_QU_STLIQ_CSR_STLIQ_TO_STL_CPB_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0xE0)   /* STLIQ发往CPB的报文个数 */
#define CSR_QU_STLIQ_CSR_STLIQ_TO_ROB_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0xE4)       /* STLIQ发往ROB的报文个数 */
#define CSR_QU_STLIQ_CSR_STLIQ_TO_STFIQ_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0xE8)     /* STLIQ发往STFIQ的报文个数 */
#define CSR_QU_STLIQ_CSR_STLIQ_TO_ICDQ_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0xEC)      /* STLIQ发往ICDQ的报文个数 */
#define CSR_QU_STLIQ_CSR_STLIQ_FROM_ROB_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0xF0)     /* STLIQ来自ROB的报文个数 */
#define CSR_QU_STLIQ_CSR_STLIQ_FROM_STLFQ_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0xF4)   /* STLIQ来自STLFQ的报文个数 */
#define CSR_QU_STLIQ_CSR_STLIQ_FROM_STFFQ0_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0xF8)  /* STLIQ来自STFFQ0的报文个数 */
#define CSR_QU_STLIQ_CSR_STLIQ_FROM_STFFQ1_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0xFC)  /* STLIQ来自STFFQ1的报文个数 */
#define CSR_QU_STLIQ_CSR_STLIQ_TO_STFIQ_FRET_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x100) /* STLIQ发往STFIQ的fret报文个数 \
                                                                                      */
#define CSR_QU_STLIQ_CSR_STLIQ_TO_STFIQ_NRET_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x104) /* STLIQ发往STFIQ的nret报文个数 \
                                                                                      */
#define CSR_QU_STLIQ_CSR_STLIQ_TO_STFIQ_CMD_CNT_REG (CSR_QU_STLIQ_CSR_BASE + 0x108)  /* STLIQ发往STFIQ的cmd报文个数 */
#define CSR_QU_STLIQ_CSR_MEM_CTRL_BUS_CFG0_REG (CSR_QU_STLIQ_CSR_BASE + 0x10C)       /* RAM CTRL_BUS寄存器0 */
#define CSR_QU_STLIQ_CSR_MEM_CTRL_BUS_CFG1_REG (CSR_QU_STLIQ_CSR_BASE + 0x110)       /* RAM CTRL_BUS寄存器1 */
#define CSR_QU_STLIQ_CSR_MEM_CTRL_BUS_CFG2_REG (CSR_QU_STLIQ_CSR_BASE + 0x114)       /* RAM CTRL_BUS寄存器2 */
#define CSR_QU_STLIQ_CSR_MEM_CTRL_BUS_CFG3_REG (CSR_QU_STLIQ_CSR_BASE + 0x118)       /* RAM CTRL_BUS寄存器3 */
#define CSR_QU_STLIQ_CSR_MEM_CTRL_BUS_CFG4_REG (CSR_QU_STLIQ_CSR_BASE + 0x11C)       /* RAM CTRL_BUS寄存器4 */

#endif // STLIQ_REG_OFFSET_H
